減法器可由根基的半減器以及全減器模塊組成，概況基于加法器以及操作信號搭建。

界說N比特被減數(shù)X，減數(shù)Y,差為D（difference）；

來自低比特借位Bi，向高比特借位Bi+1,i為比特序號；

以是，有如下論斷：

一、半減器

半減器用于合計兩比特Xi以及Yi的減法，輸入服從Di以及向高位的借位Bo（Borrow output）。其真值表、邏輯表白式、Verilog形貌以及門電路圖如下：

真值表

邏輯表白式

xor呈現(xiàn)異或者。

Verilog妄想

門電路圖

二、全減器

全減器區(qū)別于半減器在于，全減器輸入來自低位的借位Bi（Borrow input），此外兩個輸入Xi，Yi，輸入為Di以及向高位的借位Bo。其真值表、邏輯表白式、Verilog形貌以及門電路圖如下：

山東泰爾重工有限公司主營：耙料機(jī)、耙砂機(jī)、刮板取料機(jī)、堆取料機(jī)、裝船機(jī)、卸船機(jī)、門座起重機(jī)、集裝箱起重機(jī)、液壓翻板、干霧抑塵等產(chǎn)品。始建于1980年，2006年10月重組為省級機(jī)械制造有限公司，是機(jī)械制造業(yè)中集科研、設(shè)計、制造、安裝“四位一體"的現(xiàn)代化大型企業(yè)。主要從事"泰爾”牌耙砂機(jī)械、堆取料機(jī)械、輸送機(jī)械、起重機(jī)械、港口設(shè)備的設(shè)計、制造、安裝、銷售等業(yè)務(wù)。

真值表

邏輯表白式

Verilog妄想

門電路圖

三、減法器

此前，咱們介紹了至關(guān)數(shù)目的加法器妄想，而減法器與加法用具備相同的妄想方式。

用如下適宜呈現(xiàn)全減器：

依據(jù)此全減器搭建16比特減法器，如下圖所示，權(quán)且稱之為行波借位減法器。

除運(yùn)用半減器以及全減器搭建減法器外，減法器運(yùn)用操作信號即可能與加法器共用相同的結(jié)構(gòu)。X與Y均接管二進(jìn)制補(bǔ)碼呈現(xiàn)，則：

其中~Y呈現(xiàn)對于Y按比特取反。

以上是基于行波進(jìn)位加法器更正的電路結(jié)構(gòu)，使其同時具備加法以及減法的功能。由加概況減的操作信號，決定該部件的功能。輸入c0=0時呈現(xiàn)加法；c0=1時呈現(xiàn)減法。為了溢出與符號位思考，以上結(jié)構(gòu)***落伍位輸入需要與操作信號妨礙異或者以知足減法器的需要。好比0-0的狀態(tài)。

如下兩條RISC-V算術(shù)指令：ADD以及SUB

ADD rd, rs1, rs2

SUB rd, rs1, rs2

解決器依據(jù)指令譯碼，分說ADD概況SUB，來共用加法減法單元。

四、Verilog妄想

計劃一個16比特的減法器

（1）基于全減器妄想行波借位減法器，根基的全減器模塊

（2）依據(jù)行波進(jìn)位加法器，經(jīng)由操作信號，使其同時具備加法以及減法的功能，留意進(jìn)位。

源碼公共號復(fù)原00b。

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